Integration Design and Process of 3-D Heterogeneous 6T SRAM with Double Layer Transferred Ge/2Si CFET and IGZO Pass Gates for 42% Reduced Cell Size

X. R. Yu^*, M. H. Chuang, S. W. Chang, W. H. Chang, T. C. Hong, C. H. Chiang, W. H. Lu, C. Y. Yang, W. J. Chen, J. H. Lin, P. H. Wu, T. C. Sun, S. Kola, Y. S. Yang, Yun Da, P. J. Sung, C. T. Wu, T. C. Cho, G. L. Luo, K. H. KaoM. H. Chiang, W. C.Y. Ma, Chun-Jung Su, T. S. Chao, T. Maeda, S. Samukawa, Y. Li, Y. J. Lee, W. F. Wu, Jenn-Hwan Tarng, Y. H. Wang顯示 11 更多顯示較少